Các bóng bán dẫn hiệu ứng trường (FET) là một thiết bị điện tử trong đó điện trường được sử dụng để điều chỉnh dòng điện. Để thực hiện điều này, một sự khác biệt tiềm ẩn được áp dụng trên cổng và đầu cuối nguồn của thiết bị, điều này làm thay đổi độ dẫn điện giữa đầu nối cống và đầu cuối nguồn gây ra dòng điện được kiểm soát chạy qua các đầu cuối này.
FET được gọi là bóng bán dẫn đơn cực bởi vì chúng được thiết kế để hoạt động như các thiết bị loại sóng mang đơn. Bạn sẽ tìm thấy các loại bóng bán dẫn hiệu ứng trường khác nhau có sẵn.
Biểu tượng
Các ký hiệu đồ họa cho JFET kênh n và kênh p có thể được hình dung trong các hình sau.
Bạn có thể nhận thấy rõ ràng rằng dấu mũi tên hướng vào trong cho thiết bị kênh n để chỉ ra hướng mà tôiG(dòng điện cổng) được cho là chạy khi tiếp giáp p-n được phân cực thuận.
Trong trường hợp thiết bị kênh p, các điều kiện giống hệt nhau ngoại trừ sự khác biệt về hướng của biểu tượng mũi tên.
Sự khác biệt giữa FET và BJT
Bóng bán dẫn hiệu ứng trường (FET) là một thiết bị ba đầu cuối được thiết kế cho một loạt các ứng dụng mạch bổ sung, ở một mức độ tuyệt vời, các ứng dụng của bóng bán dẫn BJT.
Trong khi bạn sẽ tìm thấy sự khác biệt đáng kể giữa BJT và JFET, thực tế có một số đặc điểm phù hợp sẽ được đề cập trong các cuộc thảo luận sau. Sự khác biệt chính giữa các thiết bị này là BJT là thiết bị điều khiển dòng điện như được trình bày trong Hình 5.1a, trong khi bóng bán dẫn JFET là thiết bị điều khiển điện áp như được chỉ ra trong Hình 5.1b.
Nói một cách đơn giản, hiện tại tôiCtrong Hình 5.1a là một hàm tức thời của mức IB. Đối với FET, dòng điện I là một hàm của điện áp VGScho mạch đầu vào như được minh họa trong Hình 5.1b.
Trong cả hai trường hợp, dòng điện của mạch đầu ra sẽ được điều chỉnh bởi một tham số của mạch đầu vào. Trong một tình huống là một mức dòng điện và trong một tình huống khác là một điện áp đặt vào.
Cũng giống như npn và pnp đối với bóng bán dẫn lưỡng cực, bạn sẽ tìm thấy bóng bán dẫn hiệu ứng trường kênh n và kênh p. Nhưng, bạn nên nhớ rằng bóng bán dẫn BJT là một thiết bị lưỡng cực, tiền tố biểu thị rằng mức độ dẫn điện là một hàm của hai hạt tải điện, electron và lỗ trống.
Mặt khác, FET là một thiết bị đơn cực điều đó chỉ phụ thuộc vào sự dẫn điện của electron (kênh n) hoặc lỗ trống (kênh p).
Cụm từ 'hiệu ứng trường' có thể được giải thích như thế này: tất cả chúng ta đều biết về sức mạnh của nam châm vĩnh cửu để hút các mạt kim loại về phía nam châm mà không cần bất kỳ va chạm vật lý nào. Tương tự như vậy bên trong FET, một điện trường được tạo ra bởi các điện tích hiện có ảnh hưởng đến đường dẫn của mạch đầu ra mà không có bất kỳ tiếp xúc trực tiếp nào giữa các đại lượng điều khiển và điều khiển. Có lẽ một trong những tính năng quan trọng nhất của FET là trở kháng đầu vào cao của nó.
Với cường độ từ 1 đến hàng trăm megohms, nó vượt qua đáng kể phạm vi điện trở đầu vào bình thường của các cấu hình BJT, một thuộc tính cực kỳ quan trọng trong khi phát triển các mô hình bộ khuếch đại xoay chiều tuyến tính.
Tuy nhiên, BJT có độ nhạy lớn hơn đối với các biến thể của tín hiệu đầu vào. Có nghĩa là, sự thay đổi dòng điện đầu ra thường nhiều hơn đáng kể đối với các BJT so với FET đối với cùng một lượng thay đổi trong điện áp đầu vào của chúng.
Do đó, mức tăng điện áp xoay chiều tiêu chuẩn cho bộ khuếch đại BJT có thể cao hơn nhiều so với FET.
Nói chung, FET có khả năng đàn hồi nhiệt cao hơn đáng kể so với BJT và cũng thường có kích thước cấu trúc nhỏ hơn so với BJT, điều này làm cho chúng đặc biệt phù hợp để nhúng dưới dạng mạch tích hợp (IC)khoai tây chiên.
Mặt khác, đặc điểm cấu trúc của một số FET có thể cho phép chúng nhạy cảm hơn với các tiếp xúc vật lý so với BJT.
Thêm mối quan hệ BJT / JFET
- Đối với một BJT VLÀ= 0,7 V là hệ số quan trọng để bắt đầu phân tích cấu hình của nó.
- Tương tự, tham số IG= 0 A thường là điều đầu tiên được xem xét để phân tích mạch JFET.
- Đối với cấu hình BJT, tôiBthường là yếu tố đầu tiên trở nên cần thiết để xác định.
- Tương tự như vậy, đối với JFET, nó thường là VGS.
Trong bài viết này, chúng tôi sẽ tập trung vào JFET hoặc bóng bán dẫn hiệu ứng trường tiếp giáp, trong phần tiếp theo chúng tôi sẽ giải thích về bóng bán dẫn hiệu ứng trường kim loại-oxit-bán dẫn hoặc MOS-FET.
CẤU TẠO VÀ ĐẶC ĐIỂM CỦA JFET
Như chúng ta đã tìm hiểu tai nghe, một JFET có 3 dây dẫn. Một trong số chúng điều khiển dòng điện giữa hai cái còn lại.
Cũng giống như BJT, trong JFET, thiết bị kênh n cũng được sử dụng nổi bật hơn so với các thiết bị kênh p, vì thiết bị n có xu hướng hiệu quả hơn và thân thiện với người dùng hơn so với thiết bị p.
Trong hình sau, chúng ta có thể thấy cấu trúc cơ bản hoặc cấu tạo của JFET kênh n. Chúng ta có thể thấy rằng thành phần loại n tạo thành kênh chính trên các lớp loại p.
Phần trên của kênh loại n được nối thông qua một tiếp điểm Ohmic với một đầu cuối có tên là cống (D), trong khi phần dưới của cùng một kênh cũng được kết nối thông qua một tiếp điểm Ohmic với một đầu cuối khác có tên là nguồn (S).
Một số vật liệu loại p được liên kết với nhau bằng thiết bị đầu cuối được gọi là cổng (G). Về cơ bản, chúng tôi thấy rằng đầu nối nguồn và đầu cuối nguồn được nối với các đầu của kênh loại n. Đầu cuối cổng được nối với một cặp vật liệu kênh p.
Khi không có điện áp đặt trên một jfet, hai điểm tiếp giáp p-n của nó không có bất kỳ điều kiện phân cực nào. Trong tình huống này, tồn tại một vùng cạn kiệt trên mỗi điểm nối như được chỉ ra trong hình trên, trông khá giống vùng diode p-n không có xu hướng.
Tương tự nước
Các hoạt động điều khiển và làm việc của JFET có thể được hiểu thông qua sự tương tự về nước sau đây.
Ở đây, áp suất nước có thể được so sánh với cường độ điện áp đặt từ ống xả về phía nguồn.
Dòng chảy của nước có thể được so sánh với dòng chảy của các electron. Miệng của vòi mô phỏng đầu nối nguồn của JFET, trong khi phần trên của vòi nơi nước được ép vào mô tả Cống của JFET.
Núm vặn hoạt động giống như Cổng của JFET. Với sự trợ giúp của điện thế đầu vào, nó kiểm soát dòng chảy của các electron (điện tích) từ cống đến nguồn, giống như núm vòi điều khiển dòng nước trên miệng mở.
Từ cấu trúc JFET, chúng ta có thể thấy rằng đầu ra và cực nguồn nằm ở hai đầu đối diện của kênh n và vì thuật ngữ dựa trên dòng điện tử, chúng ta có thể viết:
VGS= 0 V, VDSMột số giá trị tích cực
Trong hình 5.4, chúng ta có thể thấy một điện áp dương VDSđược áp dụng trên kênh n. Đầu cuối cổng được nối trực tiếp với nguồn để tạo điều kiện VGS= 0V. Điều này cho phép cổng và các đầu cuối nguồn có điện thế giống hệt nhau và dẫn đến vùng cạn kiệt cuối thấp hơn của mỗi vật liệu p, chính xác như chúng ta thấy trong sơ đồ đầu tiên ở trên với điều kiện không thiên vị.
Ngay sau khi một điện áp VDD(= VDS) được đặt vào, các điện tử được kéo về phía đầu nối cống, tạo ra dòng thông thường của ID dòng điện, như được chỉ ra trong Hình 5.4.
Hướng của dòng điện tích cho thấy dòng điện và dòng điện có độ lớn bằng nhau (ID= TôiS). Theo các điều kiện được mô tả trong Hình 5.4, dòng điện tích trông khá không bị giới hạn và chỉ bị ảnh hưởng bởi điện trở của kênh n giữa bộ thoát và nguồn.
Bạn có thể quan sát thấy vùng cạn kiệt lớn hơn xung quanh phần trên cùng của cả hai vật liệu loại p. Sự khác biệt về kích thước của khu vực này được giải thích một cách lý tưởng qua Hình 5.5. Hãy tưởng tượng có một điện trở đồng nhất trong kênh n, điều này có thể được chia thành các phần được chỉ ra trong Hình 5.5.
Hiện tại tôiDcó thể xây dựng các dải điện áp qua kênh như được chỉ ra trong cùng một hình. Kết quả là vùng trên của vật liệu loại p sẽ bị phân cực ngược một mức khoảng 1,5 V, với vùng dưới chỉ được phân cực ngược 0,5 V.
Điểm mà điểm nối p-n được phân cực ngược dọc theo toàn bộ kênh dẫn đến dòng điện cổng có ampe bằng 0 như được hiển thị trong cùng một hình. Đặc điểm này dẫn đến tôiG= 0 A là một đặc tính quan trọng của JFET.
Như VDSđiện thế tăng từ 0 đến một số vôn, dòng điện tăng theo định luật Ohm và âm mưu của IDdòng 5DScó thể được chứng minh trong Hình 5.6.
Độ thẳng so sánh của biểu đồ cho thấy rằng đối với các vùng giá trị thấp của VDS, lực cản về cơ bản là đồng đều. Như VDStăng và gần đến mức được gọi là VP trong Hình 5.6, các vùng suy giảm sẽ mở rộng như được cho trong Hình 5.4.
Điều này dẫn đến việc giảm chiều rộng kênh một cách rõ ràng. Đường dẫn giảm dẫn đến tăng điện trở, tạo ra đường cong của Hình 5.6.
Đường cong càng nằm ngang, thì mức kháng cự càng cao, cho thấy rằng mức kháng cự đang hướng tới ohms 'vô hạn' trong vùng nằm ngang. Khi VDStăng đến mức có vẻ như hai vùng cạn kiệt có thể “tiếp xúc” như được hiển thị trong Hình 5.7, dẫn đến một tình huống được gọi là chụm lại.
Số tiền mà VDSphát triển tình huống này được gọi là chụm lại điện áp và nó được ký hiệu bằng VPnhư được trình bày trong Hình 5.6. Nói chung, từ pinch-off gây hiểu lầm vì nó ngụ ý hiện tạiDbị 'chèn ép' và giảm xuống 0 A. Như đã được chứng minh trong Hình 5.6, điều này hầu như không rõ ràng trong trường hợp này. TôiDgiữ lại mức bão hòa được đặc trưng là tôiDSStrong Hình 5.6.
Sự thật là có rất ít kênh tiếp tục tồn tại, với dòng điện có nồng độ cao đáng kể.
Điểm mà ID không rớt ra ở chụm lại và duy trì mức bão hòa như chỉ ra trong Hình 5.6 được xác nhận với bằng chứng sau:
Vì không có dòng thoát nên loại trừ khả năng có các mức điện thế đa dạng thông qua vật liệu kênh n để xác định lượng thay đổi của phân cực ngược dọc theo đường giao nhau p-n. Kết quả cuối cùng là mất phân bố vùng cạn kiệt đã kích hoạt chụm lại để bắt đầu với.
Khi chúng ta tăng VDStrên VP, vùng tiếp xúc gần mà hai vùng cạn kiệt sẽ chạm trán với nhau tăng chiều dài dọc theo kênh. Tuy nhiên, mức ID vẫn không thay đổi về cơ bản.
Do đó thời điểm VDScao hơn Vp, JFET có được các đặc tính của nguồn hiện tại.
Như được chứng minh trong Hình 5.8, dòng điện trong JFET được xác định tại ID= TôiDSS, nhưng điện áp VDScao hơn VP được thiết lập bởi tải được kết nối.
Việc lựa chọn ký hiệu IDSS dựa trên thực tế rằng nó là dòng Xả vào Nguồn có một liên kết ngắn mạch qua cổng đến nguồn.
Điều tra sâu hơn cho chúng tôi đánh giá sau:
TôiDSSlà dòng tiêu cao nhất cho JFET và được thiết lập bởi các điều kiện VGS= 0 V và VDS> | VP |.
Lưu ý rằng trong Hình 5.6 VGSlà 0V cho đoạn cong hoàn toàn. Trong các phần sau, chúng ta sẽ tìm hiểu làm thế nào các thuộc tính Hình 5.6 bị ảnh hưởng như mức của VGSrất đa dạng.
VGS <0V
Điện áp được áp dụng qua cổng và nguồn được ký hiệu là VGS, chịu trách nhiệm điều khiển các hoạt động của JFET.
Nếu chúng ta lấy ví dụ về BJT, giống như các đường cong của ICvs VĐIỀU NÀYđược xác định cho các cấp độ khác nhau của IB, tương tự các đường cong của IDvs VDScho các cấp độ V khác nhauGScó thể được tạo cho một bản sao JFET.
Đối với điều này, thiết bị đầu cuối cổng được đặt ở mức tiềm năng thấp hơn tiếp tục dưới mức tiềm năng nguồn.
Tham khảo Hình 5.9 bên dưới, -1V được áp dụng trên các đầu nối cổng / nguồn để giảm VDScấp độ.
Mục tiêu của sai lệch tiềm năng âm VGSlà phát triển các vùng cạn kiệt giống như tình trạng của VGS= 0, nhưng ở V giảm đáng kểDS.
Điều này làm cho cổng đạt được điểm bão hòa với mức V thấp hơnDSnhư được chỉ ra trong Hình 5.10 (VGS= -1V).
Mức saturatio tương ứng cho IDcó thể được tìm thấy là giảm và thực sự chỉ tiếp tục giảm khi VGSđược thực hiện tiêu cực hơn.
Bạn có thể thấy rõ trong hình 5.10 điện áp ngắt mang khi giảm xuống như thế nào với hình dạng parabol là VGSngày càng trở nên tiêu cực hơn.
Cuối cùng, khi VGS= -Vp, nó đủ âm để thiết lập mức bão hòa cuối cùng là 0 mA. Ở mức này, JFET hoàn toàn 'TẮT'.
Mức độ VGSnguyên nhân nào khiến tôiDđể đạt 0 mA được đặc trưng bởi VGS= VP, trong đó VPlà điện áp âm đối với thiết bị kênh n và điện áp dương đối với JFET kênh p.
Thông thường, bạn có thể thấy hầu hết các bảng dữ liệu JFET hiển thị chụm lại điện áp được chỉ định là VGS (tắt)thay vì VP.
Khu vực ở phía bên tay phải của quỹ tích pinch-off trong hình trên là nơi thường được sử dụng trong các bộ khuếch đại tuyến tính để đạt được tín hiệu không bị méo. Vùng này thường được gọi là vùng khuếch đại không đổi, bão hòa hoặc tuyến tính.
Điện trở điều khiển bằng điện áp
Khu vực nằm ở phía bên trái của quỹ tích chụm trong cùng một hình, được gọi là vùng ohmic hoặc vùng điện trở điều khiển bằng điện áp.
Trong vùng này, trên thực tế, thiết bị có thể hoạt động như một biến trở (ví dụ trong ứng dụng điều khiển độ lợi tự động), với điện trở của nó được điều khiển thông qua cổng / điện thế nguồn được áp dụng.
Bạn có thể thấy rằng độ dốc của mỗi đường cong cũng biểu thị điện trở xả / nguồn của JFET đối với VDS
Khi chúng tôi làm cho VGS cao hơn với điện thế âm, độ dốc của mỗi đường cong ngày càng nằm ngang, cho thấy mức độ kháng tăng tương ứng.
Chúng tôi có thể có được một giá trị gần đúng ban đầu đối với mức của điện trở đối với điện áp VGS, thông qua phương trình sau.
p-Channel JFET đang hoạt động
Cách bố trí và cấu tạo bên trong của JFET kênh p hoàn toàn giống với đối tác kênh n, ngoại trừ vùng vật liệu loại p và n được đảo ngược, như được minh họa bên dưới:
Các hướng của dòng điện cũng có thể được xem là đảo ngược, cùng với các cực thực của điện áp VGS và VDS. Trong trường hợp JFET kênh p, kênh sẽ bị hạn chế để đáp ứng với việc gia tăng tiềm năng tích cực trên cổng / nguồn.
Ký hiệu với một chỉ số phụ kép cho VDSsẽ làm phát sinh điện áp âm đối với VDS, như thể hiện trên các đặc điểm của Hình 5.12. Ở đây, bạn có thể tìm thấy tôiDSSở 6 mA, trong khi điện áp tắt ở VGS= + 6V.
Xin đừng bối rối vì sự hiện diện của bạn dấu trừ cho chữ VDS. Nó chỉ đơn giản chỉ ra rằng nguồn mang một tiềm năng cao hơn so với cống.
Bạn có thể thấy rằng các đường cong cho V caoDScác mức đột ngột tăng lên các giá trị trông không bị giới hạn. Mức tăng được chỉ định nằm dọc tượng trưng cho tình huống đánh thủng, có nghĩa là dòng điện qua thiết bị kênh được điều khiển hoàn toàn bởi mạch bên ngoài tại thời điểm này.
Mặc dù điều này không rõ ràng trong Hình 5.10 đối với thiết bị kênh n, nó có thể là một khả năng xảy ra dưới điện áp đủ cao.
Vùng này có thể bị loại bỏ nếu VDS (tối đa)được ghi nhận từ biểu dữ liệu của thiết bị và thiết bị được định cấu hình sao cho VDSgiá trị thấp hơn giá trị được lưu ý này cho bất kỳ VGS.
Một cặp: 5 mạch khuếch đại 40 Watt tốt nhất được khám phá Tiếp theo: 2N3055 Datasheet, Pinout, Application Circuits
